طراحی مبدل آنالوگ به دیجیتال توان بایین

مبدل های آنالوگ به دیجیتال (adc)، پردازش سیگنالهای آنالوگ جهان واقعی را در حوزه دیجیتال امکان پذیر می سازند. در میان ساختار های متعدد adc ، مبدل های الگوریتمی (یا دوره ای )، به صورت یک معماری مناسب برای تحقق مبدل های آنالوگ به دیجیتال با سرعت های نمونه برداری پایین تا متوسط و دقت های بین 8 تا 17 بیت با کمترین توان مصرفی و سطح سیلیکن اشغالی شناخته شده است. این مبدل ها در سیستم های سنسور، قطعات پزشکی، سیستم های چند رسانه ای ، حسگرهای تصویر و گره های حسگر بی سیم کاربرد های فراوانی یافته اند. امروزه در دستگاه های قابل حمل که از طریق باتری تغذیه می شوند، مصرف توان و مساحت کم یک نیاز اصلی و مهم می باشد. از این جهت روش هایی که بتوانند توان مصرفی و مساحت را کاهش دهند، کاربردهای متنوعی پیدا کرده و از اهمیت زیادی برخوردار هستند. توان مصرفی یکی از مهمترین مشخصه های یک مبدل آنالوگ به دیجیتال مجتمع است. پایان نامه ی حاضر به بررسی روشهای کاهش توان مصرفی موجود در مبدل الگوریتمی پرداخته و با ارائه یک روش جدید، ساختار مبدل الگوریتمی از نظر توان مصرفی بهینه شده است. در این پژوهش با ارائه روش پیشنهادی مقیاس گذاری خازنها و استفاده از آپ امپ با بایاس وفقی، ساختار متداول مبدل الگوریتمی اصلاح شده و توان مصرفی آپ امپ و در نتیجه کل مبدل کاهش می یابد. برای این منظور، با توجه به اینکه اهمیت اندازه ی خازنها در مبدل آنالوگ به دیجیتال الگوریتمی، از سیکل پرارزش به کم ارزش به شدت کاهش می یابد، کاهش توان مصرفی مبدل با استفاده از تغییر خازنها در سیکلهای مختلف، متناسب با ازرش بیت متناظر انجام شده است. در این پایان نامه یک مبدل آنالوگ به دیجیتال الگوریتمی 12 بیتی با فرکانس نمونه براری 104ks/s در ولتاژ تغذیه 1.8v در تکنولوژی 0.18?m cmos با استفاده از تکنیک پیشنهادی و نیز با ساختار متداول به طور کامل در سطح سیستمی و مداری طراحی و شبیه سازی شده است. نتایج شبیه سازی hspice این دو مبدل موید این هستند که مبدل الگوریتمی با ساختار پیشنهادی نسبت به ساختار متداول در حدود 53% کاهش توان داشته است.